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Content | Rev. I | Page 6 of 24 符号参数 最小值典型值最大值 单位测试条件 开关规格 ADuM141xARWZ 最小脉冲宽度2 PW 1000 ns CL = 15 pF, CMOS信号电平 最大数据速率31 Mbps CL = 15 pF, CMOS信号电平 传播延迟4 tPHL, tPLH 20 75 100 ns CL = 15 pF, CMOS信号电平 脉冲宽度失真,|tPLH − tPHL|4 PWD 40 ns CL = 15 pF, CMOS信号电平 传播延迟偏斜5 tPSK 50 ns CL = 15 pF, CMOS信号电平 通道间匹配6 tPSKCD/OD 50 ns CL = 15 pF, CMOS信号电平 ADuM141xBRWZ 最小脉冲宽度2 PW 100 ns CL = 15 pF, CMOS信号电平 最大数据速率3 10 Mbps CL = 15 pF, CMOS信号电平 传播延迟4 tPHL, tPLH 20 40 60 ns CL = 15 pF, CMOS信号电平 PWD 5 ns CL = 15 pF, CMOS信号电平 温度变化率 5 ps/°C CL = 15 pF, CMOS信号电平 传播延迟偏斜5 tPSK 30 ns CL = 15 pF, CMOS信号电平 通道间匹配,同向通道6 tPSKCD 5 ns CL = 15 pF, CMOS信号电平 通道间匹配,反向通道6 tPSKOD 6 ns CL = 15 pF, CMOS信号电平 所有型号 输出上升/下降时间(10%至90%) tR/tF 2.5 ns CL = 15 pF, CMOS信号电平 逻辑高电平输出时的共模瞬变抗扰度7|CMH| 25 35 kV/µs VIx = VDD1或VDD2,VCM = 1000 V, 瞬变幅度 = 800 V 逻辑低电平输出时的共模瞬变抗扰度7 |CML| 25 35 kV/µs VIx = 0 V, VCM = 1000 V, 瞬变幅度= 800 V 刷新速率 fr 1.1 Mbps 输入使能时间8 tENABLE 2.0 µs VIA, VIB, VIC, VID = 0 V 或 VDD1 输入禁用时间8 tDISABLE 5.0 µs VIA, VIB, VIC, VID = 0 V 或 VDD1 每个通道的输入动态电源电流9IDDI (D) 0.07 mA/ Mbps 每个通道的输出动态电源电流9IDDO (D) 0.02 mA/ Mbps ADuM1410/ADuM1411/ADuM1412 脉冲宽度失真,|tPLH − tPHL|4 1 以相同数据速率工作时,所有四个通道的电源电流值合并。输出电源电流值是在无输出负载的条件下测得。以给定数据速率工作的各通道所消耗的电源 电流可按照功耗部分所述进行计算。关于无负载和有负载条件下每通道电源电流与数据速率的关系,参见图8至图10。关于ADuM1410/ADuM1411/ADuM1412 通道配置下总VDD1和VDD2电源电流与数据速率的关系,参见图11至图15。 2 最小脉冲宽度是指保证额定脉冲宽度失真的最短脉冲宽度。 3 最大数据速率指保证额定脉冲宽度失真的最快数据速率。 4 tPHL传播延迟是从VIx信号下降沿的50%水平至VOx信号下降沿的50%水平的时间。tPLH传播延迟是从VIx 信号上升沿的50%水平至VOx信号上升沿的50%水平的时间。 5 tPSK指两个器件在建议工作条件范围内的相同工作温度、电源电压和输出负载下工作时测得的tPHL或tPLH的最差情况偏差。 6 同向通道间匹配指任意两个通道在输入位于隔离栅同一侧的条件下,其传播延迟之差的绝对值。反向通道间匹配指任意两个通道在输入位于隔离栅相反侧的条件下, 其传播延迟之差的绝对值。 7 |CMH|是在维持VO > 0.8 VDD2时能保持的最大共模电压压摆率。|CML|是在维持VO < 0.8 V时能保持的最大共模电压压摆率。共模电压压摆率适用于共模电压的上升沿 和下降沿。瞬变幅度是共模压摆的范围。 8 输入使能时间是指在没有任何输入数据逻辑转换的条件下,从VDISABLE设置为低电平到输出状态保证与输入状态匹配的时间。如果给定通道在此时间内发生了输入 数据逻辑转换,则该通道的输出将根据本数据手册的传播延迟规格,在规定的更短时间内达到正确状态。输入禁用时间是指从VDISABLE设置为高电平到输出状态保 证达到其编程输出电平(由CTRL2逻辑状态决定,见表14)的时间。 9 动态电源电流指信号数据速率提高1 Mbps所需的电源电流增量。关于无负载和有负载条件下每通道电源电流的信息,参见图8至图10。有关计算给定数据速率下每 通道电源电流的指导信息,请参见功耗部分。 |
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